Verilog HDL ภาษาสำหรับการออกเเบบฮาร์ดเเวร์อิเล็กทรอนิกส์ ตอน เกริ่นนำ

ภาษา Verilog คืออะไร?

        ก่อนจะรู้จักกับภาษา Verilog นั้น เราจะมาพูดถึงเรื่องการออกเเบบฮาร์ดเเวร์อิเล็กทรอนิกส์กันก่อน

การออกเเบบฮาร์ดเเวร์อิเล็กทรอนิกส์มีด้วยกันหลายรูปเเบบ ทั้งการออกเเบบด้วยสมการบูลีน (Boolean Equation), การออกเเบบด้วยSchematic ซึ่งการออกเเบบในสองรูปเเบบนี้เป็นการออกเเบบที่ใช้อุปกรณ์พื้นฐานมาเชื่อมต่อกัน สามารถทำได้ เเละง่ายสำหรับผู้ที่มีความรู้ความเข้าใจในวงจรพื้นฐานพอสมควร เช่น ถ้าจะออกเเบบวงจรบวก ผู้ออกเเบบจะต้องรู้เรื่องของวงจร Half-Adder, Full-Adder เเละต้องรู้ว่าต้องใช้ And gate, Or gate, Xor gate ต่อกันอย่างไรบ้าง เเต่การออกเเบบๆนี้ ไม่ได้เป็นการออกเเบบโดยการกำหนดความสามารถของระบบโดยตรง(System specification) อีกทั้งความสามารถในการออกเเบบระบบที่ซับซ้อน Boolean equation เเละ Schematic ทำได้ไม่ค่อยดี เนื่องจากต้องใช้เวลามาก ถ้าจะเพิ่มสมการเข้าไปอีก เป็นพันๆ หมื่นๆ สมการ เเละยากต่อการตรวจสอบความผิดพลาด

ตัวอย่าง Schematic ของวงจร Adder
Cr: http://www.electronicshub.org/binary-adder-and-subtractor

        ภาษา HDL (Hardware Description Language) ถูกออกเเบบมาเพื่ออธิบายการทำงานของฮาร์ดเเวร์อิเล็กทรอนิกส์ที่ซับซ้อน ภาษา HDL เป็นภาษาที่ใช้ในการออกเเบบระบบอุปกรณ์ประเภท Programmable Logic Device (PLD), Complex Programmable Logic Device (CPLD), Field Programmable Gate Array(FPGA) ภาษา Verilog ก็เป็นหนึ่งในการออกเเบบประเภทนี้เช่นกัน

        การออกเเบบด้วยภาษา Verilog ครอบคลุม ลักษณะของการออกเเบบได้เกือบทุกระดับ ทั้งด้านโครงสร้างเเละการทำงาน ภาษา Verilog มีข้อดีตรงที่มีความง่าย มีรูปเเบบโครงสร้างภาษา คล้ายคลึงกับภาษา C ทำให้ง่ายต่อการใช้งาน มีความยืนหยุ่นในการเขียน จึงได้รับความนิยม นำไปใช้ส่วนมากในงานอุตสาหกรรมฝั่ง อเมริกา เเละ ญี่ปุ่น อย่างไรก็ตาม ภาษา Verilog ก็ยังมีข้อด้อยอยู่ ตรงที่ไม่สามารถกำหนดความสามารถในการทำงานของระบบขั้นสูงได้

Code ภาษา Verilog อธิบายการทำงานของวงจร Adder
Cr: https://3bdalladalleh.wordpress.com/2012/08/27/digital-design-with-verilog-hdl-tutorial-part-3-language-basics-2/

        ในครั้งหน้าจะมาพูดถึงเเนวคิดในการสร้างเเละอธิบายระบบโดยในภาษา Verilog ติดตามอ่านต่อได้ใน Blog นี้นะครับ ^ ^